5nm之后的晶体管选择:全新GAA技术初探

  • 日期:07-09
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内容来自“微电脑”作者:李石,谢谢。

半导体技术的发展是一个永恒的话题。摩尔定律诞生后,半导体产品技术的发展,性能的进步和普及的速度几乎总是与过程有关。没有良好的工艺,半导体行业就难以快速发展。然而,随着技术的快速发展和技术难度的增加,已经发现传统的工艺技术不能满足7nm或更小的工艺。幸运的是,科学家们一直在努力开发,在FinFET之后,他们带来了新的GAA工艺,希望能够延续现有半导体技术路线的生命并进一步推进产品的发展。

尺寸越小,越困难

FinFET逐渐失败

在半导体工艺进入32nm以下的节点之后,每一步都经历了所有艰辛。在如此小的范围内,人们认为理所当然的传统物理定律将逐渐失去影响,量子效应将逐渐成为这一过程进程的障碍。为此,科学家和工程师在过去几年中发明了各种增强技术,以应对继续缩小规模的不确定性。诸如High-K,特种金属,SOI,FinFET和EUV等技术已经脱颖而出,最终将半导体技术的典型尺寸推向了7nm时代甚至5nm时代。但是如果你想进一步转向更小的流程节点,那么人们就会遇到更多麻烦。

现有半导体制造的主流工艺通常使用“鳍式晶体管”或FinFET技术进行,其成功地继续开发22nm以下的几代半导体工艺。从技术发展的观点来看,在平面晶体管减小到22nm之后,漏电流控制变得困难。这是因为屏障隧穿导致电流泄漏。

所谓的阻挡隧道效应意味着虽然源极和漏极被绝缘物体隔开,但源极和漏极之间的距离越来越近,最后,在绝缘层越来越薄之后,距离越来越近。源头和排水口更近。两者太靠近,并且轻微施加电压导致电子以概率方式穿透绝缘层到另一端,这导致漏电流和功耗问题。该问题的解决方案是FinFET,其“支撑”漏极和源极,然后垂直构造栅极以形成经典的FinFET“鳍”结构。这种经典结构不仅在很大程度上增厚了绝缘层,而且解决了平面晶体管的隧道效应。它还为栅极带来了更有效的接触表面,从而降低了电流阻抗并减少了热量。

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FinFET原理图

自22nm时代以来,FinFET已成为制造商减少晶体管尺寸的法宝。但即使是最好的法宝也有一天失败。随着晶体管的尺寸向5nm或甚至3nm移动,FinFET本身的尺寸已经减小到极限。无论是鳍距离,短沟道效应,漏电流还是材料限制,晶体管制造都存在风险,甚至物理结构也无法完成。

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以英特尔流程为例。在14nm工艺下,栅极距离为70nm,在10nm工艺下栅极距离为54nm。随着过程的演变,浇口距离一直在缩小。 IMEC的仿真表明,在现有的FinFET技术下,栅极距离为42nm,当工艺达到5nm甚至3nm时,栅极距离减小。当低于42nm时,人们骄傲的FinFET将无法继续使用它。

当FinFET在3nm,1.5nm(包括3nm,1.5nm,甚至完全失效)时存在各种问题时,人们应该如何制造具有更高晶体管密度和更小单个晶体管的典型尺寸的芯片?

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英特尔的10nm和14nm工艺比较,注意到10nm工艺栅极距离减小到54nm。

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英特尔10nm鳍片相比14nm,注重纵横比。

环绕

新GAA技术首次亮相

由于Finnm技术将在7nm之后的某个节点下变得不可用,未来的半导体制造技术将如何发展,业内的主要制造商和知名研究机构都提出了自己的看法。其中一种主流方法称为Gate-All-Around环绕式栅极技术,或GAA横向晶体管技术,也称为GAAFET。

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FinFET之后的技术路线进展

该技术的特征在于栅极与沟道的四面封装,源极和漏极不再与基板接触,而是多个源,例如线(可以理解为棒)或使用平板或片状。在极和漏极横向分布到栅极之后,实现MOSFET的基本结构和功能。该设计很大程度上解决了由栅极间距尺寸减小(包括电容效应等)引起的各种问题,并且沟道被栅极包围,因此沟道电流也大于FinFET的三面封装。为了顺利。应用GAA技术后,业界估计它基本上可以解决3纳米或更小的半导体制造问题。

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从二维晶体管到GAA技术的比较

作为预研中的技术,GAA技术有自己的解决方案。例如,小发猫提供了一种称为纳米线FET的技术,该技术可实现30纳米的纳米线间距和60纳米的栅极间距。该器件的有效纳米线尺寸为12.8nm。此外,新加坡国立大学还推出了自己的纳米线PFET,其线宽为3.5nm,相变材料Ge2Sb2Te5为线性应力源。

不仅如此,英特尔和台积电等厂商也在讨论5纳米及以上的GAA流程的发展,但没有太多新闻需要发布。无论供应商如何变化,所有GAA解决方案的基本结构都是相似的,只有垂直于浇口的翅片形状发生一些变化,以适应工艺并在制造过程中尽可能简化工艺。

目前已知几种不同形式的GAA鳍结构包括:

●更常见的纳米线技术,即穿过门的散热片采用圆柱形或方形截面;

●板状结构采用多层桥接翅片,穿过门的翅片设计为水平板或水平椭圆柱(长轴和底座平行);

●六角形截面纳米线技术,顾名思义,纳米线的截面为六边形;

●纳米环技术,穿透门的散热片采用环形方案。

这四种主流技术是当前GAA研究的主流。其中,三星在新闻发布会上详细解释了自己的GAA技术解决方案,表明它采用了具有板状结构的多通道桥鳍,并根据不同的场合有不同的变化。

三星声称的GAA技术称为多桥通道FET,缩写为MBCFET,实际上是板状结构的多桥鳍。三星的解释是,目前主流的纳米线GAA技术具有较小的通道宽度,因此它只能用于低功耗设计,而且制造起来比较困难。因此,三星不采用这种方案。三星认为FinFET在5nm和4nm工艺节点上仍然有效,因此三星开始在3nm时代使用新的MBCFET技术。

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三星提供了从2D晶体管到GAA技术的电压曲线示意图。

从三星的介绍来看,GAA技术可能会根据翅片的大小和形状面向不同的客户。三星指出,垂直于栅极的纳米线或纳米片的形状将是影响最终产品的功率和性能特征的关键指标。纳米片和纳米线的宽度越宽,通道尺寸和面积越大。性能越好,功率性能越好。三星在其PDK设计中提供四种不同的解决方案,可用于芯片的不同区域或直接用于制造整个芯片。

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三星比较纳米线GAA和它自己的板状结构多路桥鳍GAA

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三星声称GAA技术可以带来性能提升

在这四种情况下,可以考虑使用较窄的纳米片(线)来关注低功耗芯片或组件,而高性能逻辑芯片部件可以使用更宽的纳米片。相比之下,对于给定的工艺节点,FinFET只有一个功率和频率选项,因此显然没有GAA灵活性。

除了自身的形式和特点外,其他材料还展示了三星GAA技术的一些细节。最近,三星,小发猫和Grofunde公布了GAA工艺的一些细节,该工艺给出了EUV光刻制造的GAA产品的具体参数。例如,它由纳米板制成,沟道材料为硅,沟道数为3,沟道厚度为5nm,三沟道之间的距离为10nm,栅极长度为12nm,并且多晶硅接触间距为44/48 nm。

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在小发猫原型的5nm工艺下,GAA技术的鳍片可以看到三个重叠的圆形纳米线。

此外,本文档还给出了GAA制作的与SRAM相关的一些图片和参数。在不同的位置,纳米片的通道宽度范围从15nm到45nm,这证实三星声称在同一芯片上。使用不同方案制造不同区域。

在性能方面,三星给出了一些参考价值。三星声称,与7nm工艺相比,新的0.1版GAA技术电压可降至0.7V,并可将性能提高35%,功耗降低50%,芯片面积降低45%。请注意,这只是GAA流程的初始版本,三星将进一步优化技术,直到技术完全成熟。

三星的路线图显示,到2020年,三星可以与客户合作,开始使用3nm GAA(三星称为3GAE)进行流媒体播放,并且它将能够在2020年底开始试生产,并在2021年开始量产。此外,三星将在2021年推出新一代3GAP作为当前3GAE的优化版本。新的3GAP将在2022年专注于性能优化,2021风险试制和大规模生产。

对于三星在GAA的努力,业内人士表示,英特尔高级院士马克波尔评论说,三星的新设计不如吹牛,只是打下传统的FinFET平板,目前尚不十分清楚纳米线的这项技术比例是否更好。

制造

昂贵的GAA

随着半导体技术发展到现在,虽然单个晶体管的成本已经下降,但成本一直在上升到整个工艺和生产,技术难度越来越高。新一代流程高度集中在三星,台积电和英特尔。在制造商的手中,其他制造商,无论是资金不足还是技术不足,都无法再接触新的GAA流程。

IBS提供的数据显示了不同工艺设计芯片的成本,从65nm到5nm。 28nm工艺的成本为2.029亿美元,但到5nm时代,成本将增加到4.76亿美元。在3nm GAA时代,这一价值将进一步提升。三星称,3nm GAA技术的成本将略高于5nm,可能会超过5亿美元。

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不同工艺时代的典型芯片芯片的成本图表明,成本在28nm后开始迅速上升。

昂贵的价格对应于极高的工艺难度。三星生产GAA晶体管的工艺表明,GAA制造与传统FinFET有一些相似之处,但其技术要求更高,更难。 GAA制造方法主要通过外延反应器共同产生超晶格结构。这种结构需要至少堆叠硅锗材料或三层硅材料,并且还需要形成STI浅沟槽隔离,然后需要多晶硅虚设。栅格成像,隔离和内部隔离层形成,漏极和源极外延,沟道释放,高K金属栅极形成,隔离层中空,环形接触形成等。困难在于如何围绕纳米线(切片)沟道的栅极,其中STI浅沟槽隔离结构的隔离层非常难以制造。

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MBCFET制造示意图

除制造本身外,GAA工艺还需要EUV光刻技术的合作。由于半导体现在非常小,甚至远小于光源的波长,因此EUV已经是必须的。然而,目前的EUV光刻机还不够成熟,芯片容量和速度都不够快。因此,只有部分可以通过早期的EUV光刻完成,其余部分仍将采用浸没式光刻和多成像技术。

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EUV光刻更准确,GAA必须使用EUV光刻来制造核心。

例如,目前的EUV光刻技术不足以延长照射时间,因此每小时只能达到90片晶圆,而该行业的目标是每小时125片晶圆。此外,光子噪声等一些问题也会影响GAA的最终效果。此外,在检查和测量方面,GAA技术也会带来成本增加。幸运的是,GAA的生产过程和FinFET步骤有很多部分可以共享。制造商需要做出的改变很小。这是GAA技术被选为下一代晶体管制造核心技术的重要原因之一。

值得一提的是,在三星的官方宣传中,三星声称其MBCFET技术与现有的FinFET技术完全兼容。制造商可以使用现有的FinFET技术设计相关产品,然后顺利迁移到MBCFET,无需额外成本。并且验证,三星将使用新工具来支持完成此过程。

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三星声称其MBCFET技术与现有的FinFET技术完全兼容

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三星的GAA发展路线图,3GAE之后的3GAP。

GAA时代即将到来?

尽管三星,台积电和英特尔都对GAA技术感兴趣或者已经开始试制,但GAA技术并不是5nm甚至3nm以后的最佳选择,但业界仍然存在一些不同意见,但现在看,GAA仍然非常接近。

尽管台积电没有像三星那样直接给出官方指示,但它已经开始研究和开发和试用GAA相关技术。业内人士表示,台积电还完成了环绕式晶闸管晶体管的生产,但采用圆形散热片,典型尺寸比现有工艺小30%。但是,仍有一些技术问题尚未解决。核心问题是蚀刻部分。其他消息显示,中芯国际也在开发GAA相关技术。

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关于行业半导体技术发展的一些预测

在未来的发展前景中,主要制造商目前使用的水平纳米线或纳米片可能仅在3nm至2nm时代有用,这意味着大量的资本投资可能只维持一代节点。在2nm节点下,水平布置变得不可用,因为标准单元需要至少三层纳米片或纳米线来完成,并且在2nm时代的双层设计几乎是不可能的。所选择的选项包括垂直纳米线或互补场效应晶体管。总的来说,目前的技术储备仍然足以让人们使用现有的半导体制造工艺和设计发展到2nm甚至1nm时代。至于未来的进一步发展,目前尚不得而知。

*免责声明:本文最初由作者创建。文章的内容是作者的个人观点。半导体行业观察转载只是为了传达不同的观点。这并不意味着半导体行业观察到这种观点的支持或支持。如有任何异议,请联系半导体行业进行观察。

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